R600: Non vector only instruction can be scheduled on trans unit
llvm-svn: 189980
diff --git a/llvm/test/CodeGen/R600/vselect.ll b/llvm/test/CodeGen/R600/vselect.ll
index 72a9084..8e9c5b5 100644
--- a/llvm/test/CodeGen/R600/vselect.ll
+++ b/llvm/test/CodeGen/R600/vselect.ll
@@ -2,8 +2,8 @@
;RUN: llc < %s -march=r600 -mcpu=SI | FileCheck --check-prefix=SI-CHECK %s
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@@ -20,8 +20,8 @@
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;SI-CHECK: @test_select_v2f32
;SI-CHECK: V_CNDMASK_B32_e64
@@ -38,10 +38,10 @@
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;SI-CHECK: @test_select_v4i32
;SI-CHECK: V_CNDMASK_B32_e64
@@ -60,10 +60,10 @@
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;EG-CHECK: @test_select_v4f32
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define void @test_select_v4f32(<4 x float> addrspace(1)* %out, <4 x float> addrspace(1)* %in0, <4 x float> addrspace(1)* %in1) {
entry: