[RISCV] Prepare for the use of variable-sized register classes
While parameterising by XLen, also take the opportunity to clean up the
formatting of the RISCV .td files.
This commit unifies the in-tree code with my patchset at
<https://github.com/lowrisc/riscv-llvm>.
llvm-svn: 316159
diff --git a/llvm/lib/Target/RISCV/Disassembler/RISCVDisassembler.cpp b/llvm/lib/Target/RISCV/Disassembler/RISCVDisassembler.cpp
index e64d875..003686a 100644
--- a/llvm/lib/Target/RISCV/Disassembler/RISCVDisassembler.cpp
+++ b/llvm/lib/Target/RISCV/Disassembler/RISCVDisassembler.cpp
@@ -56,14 +56,14 @@
}
static const unsigned GPRDecoderTable[] = {
- RISCV::X0_32, RISCV::X1_32, RISCV::X2_32, RISCV::X3_32,
- RISCV::X4_32, RISCV::X5_32, RISCV::X6_32, RISCV::X7_32,
- RISCV::X8_32, RISCV::X9_32, RISCV::X10_32, RISCV::X11_32,
- RISCV::X12_32, RISCV::X13_32, RISCV::X14_32, RISCV::X15_32,
- RISCV::X16_32, RISCV::X17_32, RISCV::X18_32, RISCV::X19_32,
- RISCV::X20_32, RISCV::X21_32, RISCV::X22_32, RISCV::X23_32,
- RISCV::X24_32, RISCV::X25_32, RISCV::X26_32, RISCV::X27_32,
- RISCV::X28_32, RISCV::X29_32, RISCV::X30_32, RISCV::X31_32
+ RISCV::X0, RISCV::X1, RISCV::X2, RISCV::X3,
+ RISCV::X4, RISCV::X5, RISCV::X6, RISCV::X7,
+ RISCV::X8, RISCV::X9, RISCV::X10, RISCV::X11,
+ RISCV::X12, RISCV::X13, RISCV::X14, RISCV::X15,
+ RISCV::X16, RISCV::X17, RISCV::X18, RISCV::X19,
+ RISCV::X20, RISCV::X21, RISCV::X22, RISCV::X23,
+ RISCV::X24, RISCV::X25, RISCV::X26, RISCV::X27,
+ RISCV::X28, RISCV::X29, RISCV::X30, RISCV::X31
};
static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, uint64_t RegNo,