Gitiles
Code Review Sign In
gerrit-public.fairphone.software / kernel / msm-4.9 / 12ca468306a208e28ac465e0083453814e2b7ace / . / drivers / clk / tegra / clk-id.h
blob: 60738cc954cb3dd857763d7aaa99ea955d939e5e [file] [log] [blame]
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]1/*
2 * This header provides IDs for clocks common between several Tegra SoCs
3 */
4#ifndef _TEGRA_CLK_ID_H
5#define _TEGRA_CLK_ID_H
6
7enum clk_id {
8 tegra_clk_actmon,
9 tegra_clk_adx,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]10 tegra_clk_adx1,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]11 tegra_clk_afi,
12 tegra_clk_amx,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]13 tegra_clk_amx1,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]14 tegra_clk_apbdma,
15 tegra_clk_apbif,
16 tegra_clk_audio0,
17 tegra_clk_audio0_2x,
18 tegra_clk_audio0_mux,
19 tegra_clk_audio1,
20 tegra_clk_audio1_2x,
21 tegra_clk_audio1_mux,
22 tegra_clk_audio2,
23 tegra_clk_audio2_2x,
24 tegra_clk_audio2_mux,
25 tegra_clk_audio3,
26 tegra_clk_audio3_2x,
27 tegra_clk_audio3_mux,
28 tegra_clk_audio4,
29 tegra_clk_audio4_2x,
30 tegra_clk_audio4_mux,
31 tegra_clk_blink,
32 tegra_clk_bsea,
33 tegra_clk_bsev,
34 tegra_clk_cclk_g,
35 tegra_clk_cclk_lp,
36 tegra_clk_cilab,
37 tegra_clk_cilcd,
38 tegra_clk_cile,
39 tegra_clk_clk_32k,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]40 tegra_clk_clk72Mhz,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]41 tegra_clk_clk_m,
42 tegra_clk_clk_m_div2,
43 tegra_clk_clk_m_div4,
44 tegra_clk_clk_out_1,
45 tegra_clk_clk_out_1_mux,
46 tegra_clk_clk_out_2,
47 tegra_clk_clk_out_2_mux,
48 tegra_clk_clk_out_3,
49 tegra_clk_clk_out_3_mux,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]50 tegra_clk_cml0,
51 tegra_clk_cml1,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]52 tegra_clk_csi,
53 tegra_clk_csite,
54 tegra_clk_csus,
55 tegra_clk_cve,
56 tegra_clk_dam0,
57 tegra_clk_dam1,
58 tegra_clk_dam2,
59 tegra_clk_d_audio,
60 tegra_clk_dds,
61 tegra_clk_dfll_ref,
62 tegra_clk_dfll_soc,
63 tegra_clk_disp1,
64 tegra_clk_disp2,
65 tegra_clk_dp2,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]66 tegra_clk_dpaux,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]67 tegra_clk_dsialp,
68 tegra_clk_dsia_mux,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]69 tegra_clk_dsiblp,
70 tegra_clk_dsib_mux,
71 tegra_clk_dtv,
72 tegra_clk_emc,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]73 tegra_clk_entropy,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]74 tegra_clk_epp,
75 tegra_clk_epp_8,
76 tegra_clk_extern1,
77 tegra_clk_extern2,
78 tegra_clk_extern3,
79 tegra_clk_fuse,
80 tegra_clk_fuse_burn,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]81 tegra_clk_gpu,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]82 tegra_clk_gr2d,
83 tegra_clk_gr2d_8,
84 tegra_clk_gr3d,
85 tegra_clk_gr3d_8,
86 tegra_clk_hclk,
87 tegra_clk_hda,
88 tegra_clk_hda2codec_2x,
89 tegra_clk_hda2hdmi,
90 tegra_clk_hdmi,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]91 tegra_clk_hdmi_audio,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]92 tegra_clk_host1x,
93 tegra_clk_host1x_8,
94 tegra_clk_i2c1,
95 tegra_clk_i2c2,
96 tegra_clk_i2c3,
97 tegra_clk_i2c4,
98 tegra_clk_i2c5,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]99 tegra_clk_i2c6,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]100 tegra_clk_i2cslow,
101 tegra_clk_i2s0,
102 tegra_clk_i2s0_sync,
103 tegra_clk_i2s1,
104 tegra_clk_i2s1_sync,
105 tegra_clk_i2s2,
106 tegra_clk_i2s2_sync,
107 tegra_clk_i2s3,
108 tegra_clk_i2s3_sync,
109 tegra_clk_i2s4,
110 tegra_clk_i2s4_sync,
111 tegra_clk_isp,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]112 tegra_clk_isp_8,
113 tegra_clk_ispb,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]114 tegra_clk_kbc,
115 tegra_clk_kfuse,
116 tegra_clk_la,
117 tegra_clk_mipi,
118 tegra_clk_mipi_cal,
119 tegra_clk_mpe,
120 tegra_clk_mselect,
121 tegra_clk_msenc,
122 tegra_clk_ndflash,
123 tegra_clk_ndflash_8,
124 tegra_clk_ndspeed,
125 tegra_clk_ndspeed_8,
126 tegra_clk_nor,
127 tegra_clk_owr,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]128 tegra_clk_pcie,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]129 tegra_clk_pclk,
130 tegra_clk_pll_a,
131 tegra_clk_pll_a_out0,
132 tegra_clk_pll_c,
133 tegra_clk_pll_c2,
134 tegra_clk_pll_c3,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]135 tegra_clk_pll_c4,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]136 tegra_clk_pll_c_out1,
137 tegra_clk_pll_d,
138 tegra_clk_pll_d2,
139 tegra_clk_pll_d2_out0,
140 tegra_clk_pll_d_out0,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]141 tegra_clk_pll_dp,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]142 tegra_clk_pll_e_out0,
143 tegra_clk_pll_m,
144 tegra_clk_pll_m_out1,
145 tegra_clk_pll_p,
146 tegra_clk_pll_p_out1,
147 tegra_clk_pll_p_out2,
148 tegra_clk_pll_p_out2_int,
149 tegra_clk_pll_p_out3,
150 tegra_clk_pll_p_out4,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]151 tegra_clk_pll_p_out5,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]152 tegra_clk_pll_ref,
153 tegra_clk_pll_re_out,
154 tegra_clk_pll_re_vco,
155 tegra_clk_pll_u,
156 tegra_clk_pll_u_12m,
157 tegra_clk_pll_u_480m,
158 tegra_clk_pll_u_48m,
159 tegra_clk_pll_u_60m,
160 tegra_clk_pll_x,
161 tegra_clk_pll_x_out0,
162 tegra_clk_pwm,
163 tegra_clk_rtc,
164 tegra_clk_sata,
165 tegra_clk_sata_cold,
166 tegra_clk_sata_oob,
167 tegra_clk_sbc1,
168 tegra_clk_sbc1_8,
169 tegra_clk_sbc2,
170 tegra_clk_sbc2_8,
171 tegra_clk_sbc3,
172 tegra_clk_sbc3_8,
173 tegra_clk_sbc4,
174 tegra_clk_sbc4_8,
175 tegra_clk_sbc5,
176 tegra_clk_sbc5_8,
177 tegra_clk_sbc6,
178 tegra_clk_sbc6_8,
179 tegra_clk_sclk,
180 tegra_clk_sdmmc1,
Andrew Bresticker20e7c322013-12-26 16:44:25 -0800[diff] [blame]181 tegra_clk_sdmmc1_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]182 tegra_clk_sdmmc2,
Andrew Bresticker20e7c322013-12-26 16:44:25 -0800[diff] [blame]183 tegra_clk_sdmmc2_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]184 tegra_clk_sdmmc3,
Andrew Bresticker20e7c322013-12-26 16:44:25 -0800[diff] [blame]185 tegra_clk_sdmmc3_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]186 tegra_clk_sdmmc4,
Andrew Bresticker20e7c322013-12-26 16:44:25 -0800[diff] [blame]187 tegra_clk_sdmmc4_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]188 tegra_clk_se,
189 tegra_clk_soc_therm,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]190 tegra_clk_sor0,
191 tegra_clk_sor0_lvds,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]192 tegra_clk_spdif,
193 tegra_clk_spdif_2x,
194 tegra_clk_spdif_in,
195 tegra_clk_spdif_in_sync,
196 tegra_clk_spdif_mux,
197 tegra_clk_spdif_out,
198 tegra_clk_timer,
199 tegra_clk_trace,
200 tegra_clk_tsec,
201 tegra_clk_tsensor,
202 tegra_clk_tvdac,
203 tegra_clk_tvo,
204 tegra_clk_uarta,
205 tegra_clk_uartb,
206 tegra_clk_uartc,
207 tegra_clk_uartd,
208 tegra_clk_uarte,
209 tegra_clk_usb2,
210 tegra_clk_usb3,
211 tegra_clk_usbd,
212 tegra_clk_vcp,
213 tegra_clk_vde,
214 tegra_clk_vde_8,
215 tegra_clk_vfir,
216 tegra_clk_vi,
217 tegra_clk_vi_8,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]218 tegra_clk_vi_9,
219 tegra_clk_vic03,
220 tegra_clk_vim2_clk,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]221 tegra_clk_vimclk_sync,
222 tegra_clk_vi_sensor,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]223 tegra_clk_vi_sensor2,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]224 tegra_clk_vi_sensor_8,
225 tegra_clk_xusb_dev,
226 tegra_clk_xusb_dev_src,
227 tegra_clk_xusb_falcon_src,
228 tegra_clk_xusb_fs_src,
229 tegra_clk_xusb_host,
230 tegra_clk_xusb_host_src,
231 tegra_clk_xusb_hs_src,
232 tegra_clk_xusb_ss,
233 tegra_clk_xusb_ss_src,
Andrew Bresticker5c992af2014-05-14 17:32:59 -0700[diff] [blame]234 tegra_clk_xusb_ss_div2,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]235 tegra_clk_max,
236};
237
238#endif /* _TEGRA_CLK_ID_H */